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基于安全控制边界单元的IP核测试封装方法

文档作者：俞洋向刚乔立岩文档来源：哈尔滨工业大学自动化测试与控制系		点击数：	更新时间： 2021年07月12日
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第3A期
2011年3月
电 子 学 报
A( 1A ELE( IR0NICA SINICA
V01．39 No．3A
N日r． 20l1
基于安全控制边界单元的IP核测试封装方法
俞洋，向 刚，乔立岩
(哈尔滨工业大学自动化测试与控制系，黑龙江哈尔滨150001)
摘要： 为了解决测试信息传递的问题，IEEE组织推出了IEEE1500 IP(Intellectual Property)核测试封装标准以
标准化Ⅲ核测试接口．然而该标准给出的典型测试封装存在由测试数据扫描移人造成的不安全隐患．本文提出了一
种基于安全控制边界单元的lP核测试封装方法．这种方法的核心思想是在典型的测试封装边界单元的基础上添加一
个CMOS(Complementary Metal Oxide Semiconductor)传输门，有效消除了测试过程中扫描移位对被测Ⅲ 核电路的影响．实
验结果表明，这种基于安全控制边界单元的测试封装能够在完成测试任务的同时，有效降低口核输人端口的测试数
据数据跳变次数，使 核处于安全状态，还可以降低扫描移位过程中产生的动态测试功耗．
关键词： 系统芯片；IEEE 1500标准；测试封装；传输门
中图分类号： TP391．76 文献标识码： A 文章编号： 0372 2112(2011)3A-099—05
Secure Test W rapper Design for Embedded I P Cores
YU Yang，XIANG Gang，QIAO Li—yan
(Department ofAutomatic Test and Control，HarbinInstituteofTechnology，Harbin，Heilon~iang 150001，China)
Abstract： The IEEE 1500 standard was proposed to standardize the IP(Intelectual Property)cole test interface to transfer
test information．But the typical II三EE 1500-compliant test wrapper would lead IP cores into an insecure status during SCan shifting．
This paper presented a secure test wrapper design for e ed IP cores，which only inserted a CMOS(Complementary Metal Ox—
ide Semiconductor transmission gate to the test wrapper cell to eliminate the precarious efect幻IP cores．Experiments show that
the proposed test wrapper not only takes less area overhead and time delay．but also Can testthe data path and reduce the data缸ansi—
tions at the input port of IP cores，thus decTeases the dynamic test po wer during scan shifting．
Key words： system-on-a-chip；IEEE 1500 standard；test wr apper；transmi ssion gate
1 引言
随着集成电路深亚微米制造技术和设计技术的迅
速发展，集成电路的规模越来越大，使得原来要由多个
芯片才可以实现的复杂系统被集成在单个芯片上成为
可能．在这种背景下，基于 核复用的系统芯片(svs—
tem-On—a-Chip，soc)应运而生．
当IP核被集成到SOC后，其输入输出端口也就嵌
入到SOC中，这样使得原本可测的端口就失去了原有
的可控性和可观测性，不能保证已经经过设计验证的
核在嵌入到SOC后不会出现问题．如何通过SOC系
统级的输人输出端口实现对各个 核的测试访问就是
SOC测试所必须解决的核心问题l1 J．目前国际上常采用
的方法是在II)核上加载一个测试封装_2， ，该测试封装
不仅能实现SOC中各个Ip核之间的测试隔离，而且能
提供IP核测试数据的快速传输通道．Marinissen等人提
出的Test Shell1 J以及Vanma等人提出的Test C0uarl j都
是典型的测试封装结构．IEEE组织也为此制定了】P核
测试标准——IEEE 1500_6I7j，该标准规定了一种可扩展
的测试封装结构，旨在标准化II)核测试接口，使得 核
的测试变得方便高效，它主要由以下几部分组成：
(1)串行访问接El WSP(Wrapper Serial Port)和并行
访问接口WPP(WrapperParallel Port)，是测试激励输入和
测试响应输出的接口；
(2)旁路寄存器WBY(Wrapper Bypass Register)，该寄
存器在测试封装串行接口的输入输出之间提供了一条
数据传输的快速通道；
(3)边界寄存器WBR(Wrapper Boundary Register)由
外围的边界单元组成，用于实现IP核的可控性和可观
测性；
(4)控制接口WIP(Wrapper Instruction Port)和指令寄
存器WlR(Wrapper Instruction Register)，WIP由8个控制
收稿日期：2010-09-01；修回日期：2011-01 04
基金项目：装备预研重点基金(No．9140AI7040409HT01)；航天支撑基金(No．2009一HT-HGD-03)
100 电 子 学 报 2011在
信号组成，这些信号控制WIR的操作．
文献[8]给出了测试封装各个部分的设计过程和
方法．在测试封装的各个组成部分中，边界寄存器WBR
由测试封装边界单元构成，担负着测试数据的移入和
移出任务．文献[7]给出了IEEE 1500标准规定的典型
的测试封装边界单元，该单元是面积最小的扫描单元，
但是由该单元组成的WBR在扫描操作时会使IP核处
于不安全状态，并且带来较高的动态功耗．为此，文献
[9]和[10]提出了一种基于多路选择器的测试封装边界
单元结构，虽然解决了安全移位问题，但会带来较大的
功能信号延时和面积开销；文献[11]详细分析了各种端
口的情况，并给出了最小的测试封装边界单元库．
本文首先对IEEE 1500标准给出的典型测试封装
边界单元和安全控制测试封装边界单元进行分析，指
出各自的优势和存在的问题；然后具体描述了本文提
出的基于传输门的安全控制边界单元结构，这种测试
封装边界单元结构简单，能够弥补已有各种测试封装
边界单元的不足，同时保持他们的优点；以这种扫描单
元为基础，设计了IP核测试封装，最后通过实验证明本
文所提出的IP核测试封装方法在时延，面积开销以及
减少动态测试功耗上的优越性．
2 测试封装边界单元工作原理
为了实现对IP核的测试，测试封装必须支持以下
四种工作模式：(1)功能模式，核和其他模块正常工作，
即测试封装是透明的；(2)扫描测试模式，在这种模式
下，芯片通过测试访问机制将测试激励传送到II)核的
输入端口；测试封装检测lP核的输出响应，并将其传送
到测试宿；(3)复位模式，在这种模式下，芯片上的其他
核处于扫描测试模式，该核自身则处于测试复位状态，
不影响其他IP核的测试；(4)互连测试，在这种模式下，
各IP核处于测试复位模式，而芯片通过TAM和各IP核
的测试封装向核与核之间的互连逻辑施加测试激励并
观测响应．
3 测试封装边界单元
3．1 典型测试封装边界单元
测试封装边界单元能实现测试激励的施加和测试
响应的捕获，从而实现对1P核的可控制性和可观测性．
IEEE 1500给出了一种典型
如图1所示．
该边界单元中CFI为
功能数据输入端口，CFO为
功能数据输出端口，CTI为
扫描数据输入端口，CTO为
扫描数据输出端口，hold一
图1 典型的IEEE 1500~试
封装边界单元
en为测试允许控制信号，$coj1～en为扫描允许信号，CLK
为时钟信号．这种结构能够实现功能、移位、捕获和保
持／施加操作．不同操作的控制信号值列于表1中
表1 不同操作的控制信号值
在扫描移位的过程中，数据流是由CTI到CTO．尽
管从理论上，hold—en信号可以取值为0，测试数据移位
对被测IP的功能引脚没有影响．但在实际的测试封装
设计过程中，hold—en信号由测试指令译码产生．根据
IEEE1500的推荐电路，
在测试移位和激励施
加时，hold—en信号始
终保持在高电平，造成
了CFO与CTO的连通，
这样在扫描移位过程
中，无序的扫描数据将
通过CFO端口使II)核 图2扫描移位状态下的数据流向
处于某种不安全状态，图2给出了移位状态下数据的
流向．另外，由于CFO的连续跳变，使IP核内部状态也
不断地变化，从而产生巨大的额外动态功耗．
3．2 安全控制测试封装边界单元
为了解决IEEE 1500典型的测试壳单元的不足，一
种改进方法是在CFO之后增加阻隔逻辑，以实现安全
控制．文献[12]利用或非门实现安全控制．文献[9]和文
献[10]则在CFO后增加一个多路选择器，从而改进了
IEEE 1500测试壳单元结构中存在的无序的扫描数据带
来的不安全性和高动态功耗．这种结构与IEEE 1500典
型测试封装边界单元的区别在于增加了一个控制信号
safe— en和安全值safe，在扫描移位过程中通过safe—en
实现CFO和CTO的隔离，并且CFO输出安全值safe，从
而使测试封装扫描链与II)核内部逻辑的隔离，实现测
试数据的安全移位操作，减少移位过程中的动态功耗．
但是该结构由于增加了一个多路选择器，使得功能路
径时延增加，这会影响功能状态下功能输人端口与IP
核内部逻辑间的数据通信速度，甚至降低芯片的工作
频率，使测试时间延长，增加测试成本．另外，增加的多
路选择器也会导致额外的面积开销．
4 改进的测试封装边界单元结构
从上面的分析可知，已有文献提出的测试封装边
界单元都有其不足．为了减少时延和面积开销，本文采
用一种互补金属氧化物半导体(CMOS，Complementary
第3A 期 俞洋：基于安全控制边界单元的JP核测试封装方法 l01
Metal Oxide Semiconductor)传输门l1 3¨的方法来实现测试
封装边界单元的安全控制．
4．1 CMOS传输门
CMOS传输门电路和符号如下图3所示．CMOS传
输门由一对互补NMOS和PMOS管并联而成．两个管的
源极相连作为输入端IN，漏极相连作为输出端OUT，两
管的栅极作为控制端，分别作用一对互为反向的控制
电压GC和／GC，可以控制传输门的导通或关闭．P管和
N管的衬底分别接电源VDD和地端GND．
(口)CMOS传输门 (6)逻辑符号
图3 CMOS传输门
传输门是一种可控的开关电路，它接近于一个理
想的电子开关，开关接通时自身的电阻很小，相当于短
路，而开关断开时其电阻很大，相当于开路．传输门的
开启和关闭是由互补脉冲控制的，当GC=0，／GC=1
时，传输门关闭，输出端OUT为高阻态(Z态)；当GC=
1，／GC=0时，传输门开启，OUT=IN．传输门的状态如
表2所示．
表2 传输门的状态
signals input output
GC ／OC IN 0UT
O 0
1 0
l l
0 Z
0 1
1 Z
由于MOS管的结构对称，源极和漏极可以互换，电
流可以从两个方向流通，传输门的输入端和输出端可
以互换使用，可以任意把其中一个作输端，另一个作输
出端，所以又称它为双向开关．
传输门关闭时，输出OUT呈高阻态，也即浮空状
态，这同样会引起lP核内部的逻辑混乱，使IP核处于
不安全状态．所以必须使传输门关闭时，输出能够稳定
处于某一确定值．本文提出在传输门输出端增加控制
单元以使其输出稳定．
4．2 控制单元原理
控制单元的结构如下图4所示．一种控制单元是在
传输门的输出端OUT增加一个PMOS管，构成上拉控制
单元，见图4(a)，通过控制信号cs控制该CMOS管．另
一种控制单元则是通过增加一个NMOS管，构成下拉单
元以实现控制功能，见图4(b)．
图4中上拉控制单元的控制机制如下：
(1)当传输门处于关闭状态，OUT端处于高阻态时，
将cs赋值为逻辑0，使PMOS管导通，将输出端OUTPUT
上拉为逻辑1，此时OUT=0U1PUT=1．
(2)当传输门处于导通状态时，控制cs为逻辑1，
PMOS管截止，此时IN=OUT=0urIPuT．
下拉控制单元的控制机制以此类推：
(1)当传输门处于关闭状态，OUT端处于高阻态时，
将cs赋值为逻辑1，使NMOS管导通，将输出端OUT—
PUT下拉为逻辑0，此时OUT =OU唧IrI1=0．
(2)当传输门处于导通状态时，控制CS为逻辑0，
NMOS管截止，此时IN=OUT =OUI’PUT．
(口)上拽控制单兀 (6)F拉控制单兀
图4 COMS传输门控制单元结构
4．3 基于传输门的测试封装边界单元
本文提出的测试封装边界单元是在典型测试封装
边界单元的D触发器和选择器之间增加一个带下拉控
制单元的CMOS传输门，其结构如图5所示．
图5 改进的测试封装边界单元结构(下拉控制)
改进的测试封装边界单元能够实现功能、移位、捕
获和保持／施加操作．不同操作下控制信号的值列于表
3中．
表3 改进的测试封装边界单元的控制信号值
操作 Scan—en hold—en GC ／GC CS
功能 O
移位 l 】 O l 1
捕获 0 O
施加 0 1 l 0 O
尽管改进的测试封装单元增加了三个控制信号，
但仔细分析上表可以看出，信号GC=／Scan—en，信号／
GC= CS：Scan— en．因此，新增的控制信号可以在内部
通过Scan—en信号得到，／GC和cS可以直接从Scan—en
得到，GC可以由Scan—en取非得到．因此，改进的测试
封装单元不需要额外的译码电路产生控制信号．
图6表示在不同的操作下，测试数据的流向图，图
中用黑粗线表示．
改进测试封装边界单元在测试激励的施加过程
时，需要传输门开启，以便触发器通过传输门向CFO传
输数据；而在测试数据的移位过程中时，传输门则处于
102 电 子 学 报 2011正
关闭状态，实现CFO和
CTO的阻隔．通过下拉
单元控制，使CFO输出
固定的低电平，这样就
可以使IP核处于安全
状态，大大减小了被测
II)核内部逻辑在扫描
移位时的频繁跳变产
醋
捕获 施加
图6 不同操作下的数据流向
生的无用动态功耗．另一方面，由于传输门没有加在功
能路径上，因此与安全控制测试封装边界单元相比，减
少了功能路径上的延迟．
5 实验结果分析
5．1 测试封装边界单元性能评价
衡量测试封装边界单元性能优劣可从面积开销，
信号延迟和功耗等几方面考虑．在目前已经提出的方
法中，使用多路选择器或者或非门(NOR)实现安全控制
是较好的方法之一，NOR由4个晶体管组成，多路选择
器则更复杂，而本文提出的传输门仅由3个晶体管构
成．由于晶体管数量与面积，功耗基本成正比，因此本
文提出的改进的测试封装边界单元构成的测试封装将
具有更少的面积和功耗开销．
表4给出了多路选择器、或非门和传输门在面积、
时延和功耗上的比较，从表中可以看出，传输门结构无
论在面积，时延开销还是功耗上都具有优越性
表4 选择器、或非门与传输门的比较
MU)( 或非门 传输门
面积(1 m2) O．32 O．28 0．18
时延(ps) 91．28 41．65 22．47
功耗(uw) 20．73 12．34 7．39
5．2 基于安全控制边界单元的测试封装性能评价
本文提出的基于传输门的安全控制边界单元解决
了扫描移入过程对被测IP的影响，我们将本文提出的
测试封装边界单元应用于IP核测试封装的设计．
我们知道，扫描移位过程中，测试封装扫描链上将
产生大量的电平翻转．文献[7]中传统的测试封装边界
单元由于CTO端口和CFO端口的连通，测试封装扫描
链上数据的变化将直接影响被测IP输入端口上数据的
变化，使得被测IP处于不安全状态，甚至还会在其内部
产生很大的额外功耗．因此，本文采用被测IP输入端口
上数据的翻转次数来衡量被测TP核的安全程度和额外
功耗情况．
实验在基准电路集ISCAS’89 EHJ上进行，采用
Mintest工具_1 产生的测试向量．首先来衡量应用典型
的测试封装_7 J、基于多路选择器的测试封装l1 、基于或
非门测试封装l1zJ和本文方法后，被测IP输入的安全控
制程度．实验结果如表5中所示．表5中．第1列是采用
的基准电路，第2列是测试向量的大小，第3列到第6
列分别是采用典型方法、多路选择器方法、或非门方法
和本文方法后，加载测试向量时IP核输人端口状态的
翻转次数．从表中可以看出，多路选择器方法、或非门
方法和本文方法都能非常有效地消除扫描数据对IP核
功能电路的影响．
表5 四种方法在IP核输入端跳变次数的比较
基准 测试数据 典型方法[7] MUX[1Ol 或非门[12] 本文方法
电路 (bit) 跳变次数 跳变次数 跳变次数 跳变次数
s298 425 151 0 0 0
S382 672 209 O O 0
s5378 23754 3 B O O 0
S132o7 16520o 8342 O 0 0
S38584 1991O4 251O4 O O O
表6给出了典型方法、多路选择器方法、或非门方
法和本文方法在硬件开销上的比较．表中第1列表示所
采用的电路；第2列是采用典型的测试壳单元进行封装
后，各电路的大小；第3列表示采用多路选择器方法后
在典型方法基础上增加的晶体管数量和增加的面积开
销比例；第4列表示采用或非门方法后在典型方法基础
上增加的晶体管数量和增加的面积开销比例；第5列表
示采用本文方法后在典型方法基础上增加的晶体管数
量和增加的面积开销比例．从表中可以看出，本文方法
在所增加的硬件开销上要明显小于前两种方法
表6 四种方法在硬件开销上的比较
MUX[~Ol 或非 3[12 3 本文方法
基准 典型 增加的 额外面 增加的 额外面 增加的 额外面
电路 方法[7] 晶体管 积开销 晶体管 积开销 晶体管 积开销
数量 (％) 数量 (％) 数量 (％)
S27 876 63 7．20 36 4．11 27 3．08
s382 l129 63 5．58 36 3．19 27 2．39
S5378 12721 588 4．62 336 2．64 252 1．98
S132o7 37492 1064 2．84 608 1．62 456 1．21
s38584 84o86 2030 2．41 l160 1．38 870 1．04
虽然相对于IEEE 1500给出的典型的测试封装边
界单元，本文提出的测试封装边界单元由于增加了传
输门，在面积上会有所增加，但相比已经提出的安全控
制测试封装，本文方法面积增加最小．另外，本文方法
解决了测试封装扫描链在扫描移位过程中的安全移位
问题，使动态功耗减少．因此综合来看，本文提出基于
安全控制边界单元的测试封装具有更优越的性能．
6 结论
IP核测试是近几年SOC测试方面的热点问题之
一
． 为IP核添加符合IEEE 1500标准的测试封装是解决
IP核测试复用的关键．本文提出的基于安全控制边界
单元的测试封装在IEEE 1500给出的典型的测试封装
第3A 期 俞洋：基于安全控制边界单元的IP核测试封装方法 103
上进行改进，在测试封装边界单元上增加一个晶体管
级的传输门，不仅实现了功能路径的测试，而且解决了
测试封装扫描链在扫描移位过程中的安全移位问题．
实验数据表明，本文所提出的测试封装能够完全解决
扫描移位过程中扫描数据对 核功能电路的影响，并
且相比与IEEE1500标准推荐的测试封装结构，其平均
硬件开销仅增加了2％左右，相比已有方法具有比较明
显的优势．因此，本文方法具有一定的实用价值．
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作者简介
俞洋女，博士，1979年l1月生于黑龙
江大庆市，哈尔滨工业大学自动化测试与控制系
讲师．主要研究方向为SoC测试与故障诊断技术
等．
E—mail：yuyanghit53@ 163．com
向刚男，1985年l2月出生于湖北咸宁．
2OO9年毕业于哈尔滨工业大学自动化测试与控
制系．现为哈工大自动化测试与控制研究所硕士
研究生，研究方向为SOC测试．
E-mail：hit—xianggang@ 163．e,om
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